A 7b 4.5GS/s 4× Interleaved SAR ADC with Fully On-Chip Background Timing Skew Calibration

Author:

Wang Yi-Hu1,Chang Soon-Jyh1

Affiliation:

1. National Cheng Kung University,Tainan,Taiwan

Publisher

IEEE

Reference4 articles.

1. A Single-Channel, 1.25-GS/s, 6-bit, 6.08-mW Asynchronous Successive-Approximation ADC With Improved Feedback Delay in 40-nm CMOS

2. A3.1mW 8b 1.2GS/s single-channel asynchronous SAR ADC with alternate comparators for enhanced speed in 32nm digital SOl CMOS;kull;ISSCC,0

3. A 0.014mm2 10-bit 2GS/s Time-Interleaved SAR ADC with LowComplexity Background Timing Skew Calibration;luo;IEEE Symp VLSI Circuits,0

4. A 21fJ/conv-step 9 ENOB 1.6GS/s 2x Time-Interleaved FATI SAR ADC with Background Offset and Timing-Skew Calibration in 45nm CMOS;sung;ISSCC,2015

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