Device scaling of high performance MOSFET with metal gate high-k at 32nm technology node and beyond
Author:
Publisher
IEEE
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http://xplorestaging.ieee.org/ielx5/4636077/4648212/04648299.pdf?arnumber=4648299
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1. Numerical modelling for triple hybrid gate optimization dielectric modulated junctionless gate all around SiNWFET based uricase and ChOX biosensor;Microsystem Technologies;2024-06-18
2. A Feasible Alternative to FDSOI and FinFET: Optimization of W/La2O3/Si Planar PMOS with 14 nm Gate-Length;Materials;2021-09-30
3. Defect passivation by O2 plasma treatment on high-k dielectric HfO2 films at room temperature;Thin Solid Films;2011-05
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