Patterning challenges in the fabrication of 12 nm half-pitch dual damascene copper ultra low-k interconnects

Author:

Chawla J. S.,Singh K. J.,Myers A.,Michalak D. J.,Schenker R.,Jezewski C.,Krist B.,Gstrein F.,Indukuri T. K.,Yoo H. J.

Publisher

SPIE

Reference15 articles.

1. Demonstration of a 12 nm-half-pitch copper ultralow-k interconnect process

2. Demonstration of an electrically functional 34 nm metal pitch interconnect in ultralow-k ILD using spacer-based pitch quartering

3. Analysis of higher order pitch division for sub-32nm lithography;Xie,2009

4. Advancing Moore’s Law With Pitch Division;Borodovsky,2007

5. ITRS 2010 Update: International Technology Roadmap for Semiconductors, 2010.

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