SAT based timing analysis for fixed and rise/fall gate delay models

Author:

Roy Suchismita,Chakrabarti P.P.,Dasgupta Pallab

Publisher

Elsevier BV

Subject

Electrical and Electronic Engineering,Hardware and Architecture,Software

Reference17 articles.

1. Path sensitization in critical path problem;Chen;IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems,1993

2. Model Checking;Clarke,2001

3. Z. Fu, Y. Mahajan, S. Malik, zchaff solver 〈http://www.princeton.edu/∼ zchaff/zchaff.html〉.

4. Berkmin: a fast and robust sat solver;Goldberg,2002

5. Satisfiability models and algorithms for circuit delay computations;Guerra eSilva;ACM Transactions on Design Automation of Electronic Systems,2002

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